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SoC Design Verification Engineer
직군
Engineer
경력사항
경력 3년 이상
고용형태
정규직
근무지
엑시나대한민국 경기도 성남시 분당구 판교역로241번길 20, 8층(삼평동, 미래에셋벤처타워)

Overview

XCENA SoC ​내의 ​주요 ​IP 들을 ​검증하고, PCIe or CXL과 ​같은 ​3rd Party ​IP, 그리고 SoC ​Top Level ​검증을 ​수행합니다. 기본적인 ​Functional ​Verification ​뿐만 아니라, Performance ​Verification과 ​같은 시스템 특성을 ​검증하기 ​위한 ​업무도 포함하고 있습니다. ​IP 설계 ​엔지니어와 ​소통하여, 조기에 ​Bug를 검출하고, ​신속히 ​Clear하는 것이 중요한 ​업무 내용이므로 ​분석 능력 및 소통 능력이 요구됩니다.


Requirements

전기전자공학 혹은 관련 전공 BS/MS/Ph.D

Verilog and System Verilog RTL design skill


Preferred Experiences

3년 이상의 SoC IP 검증 경험

Constrained Random Verification에 대한 상세한 이해

SoC 설계에서부터 Product 양산까지 1회 이상 경험

PCIe 등과 같은 Host I/F or DDR과 같은 Memory I/F 검증 경험


[채용절차]

서류 전형 > 면접 > 처우 협의 > 채용 건강 검진 > 입사 확정 및 입사 일정 논의 > 입사


[엑시나 복지 제도]

- 한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장

- 출퇴근 시간에 제약이 없는 유연 근무제

- 점심 및 저녁 식대(야근 시) 제공

- 다양한 간식 무한 제공 (네스프레소 커피, 음료, 스낵 등)

- 연 1회 배우자를 포함하여 건강 검진 지원

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SoC Design Verification Engineer

Overview

XCENA SoC ​내의 ​주요 ​IP 들을 ​검증하고, PCIe or CXL과 ​같은 ​3rd Party ​IP, 그리고 SoC ​Top Level ​검증을 ​수행합니다. 기본적인 ​Functional ​Verification ​뿐만 아니라, Performance ​Verification과 ​같은 시스템 특성을 ​검증하기 ​위한 ​업무도 포함하고 있습니다. ​IP 설계 ​엔지니어와 ​소통하여, 조기에 ​Bug를 검출하고, ​신속히 ​Clear하는 것이 중요한 ​업무 내용이므로 ​분석 능력 및 소통 능력이 요구됩니다.


Requirements

전기전자공학 혹은 관련 전공 BS/MS/Ph.D

Verilog and System Verilog RTL design skill


Preferred Experiences

3년 이상의 SoC IP 검증 경험

Constrained Random Verification에 대한 상세한 이해

SoC 설계에서부터 Product 양산까지 1회 이상 경험

PCIe 등과 같은 Host I/F or DDR과 같은 Memory I/F 검증 경험


[채용절차]

서류 전형 > 면접 > 처우 협의 > 채용 건강 검진 > 입사 확정 및 입사 일정 논의 > 입사


[엑시나 복지 제도]

- 한 달에 하루 구성원들이 스스로 정하는 유급 휴가(MX Day) 지원. 연휴를 더 길게, 휴일이 없는 달도 충분한 휴식 보장

- 출퇴근 시간에 제약이 없는 유연 근무제

- 점심 및 저녁 식대(야근 시) 제공

- 다양한 간식 무한 제공 (네스프레소 커피, 음료, 스낵 등)

- 연 1회 배우자를 포함하여 건강 검진 지원